次世代半導体向けの高密度集積化を可能にする

コア技術的利点を

cowos (chip-on-wafer-on-substrate)、3 d ic (3 d ic)、sip(システム・イン・パッケージ)、wlp(ウェハレベルパッケージ)などの先進的なパッケージ技術は、従来の2 dパッケージの物理的限界を克服することによって半導体性能を再定義します(例:quad flat package、qfp、dual in-line package、dip)。長い銅配線でプリント回路基板(pcb)上のチップを分離する従来のパッケージングとは異なり、高度なパッケージングは複数のチップ(ロジック、メモリ、アナログ)をコンパクトで相互接続された構造に統合し、密度、速度、エネルギー効率の革新的な向上を実現します。

従来のqfpパッケージと比較して、cowosはi /o(入出力)密度が10 ~ 15倍高く(30mm qfpでは800 ~ 1,200 i /oに対して10,000+ i /o)、大規模なaiチップと高帯域幅メモリ(hbm)の統合を可能にします。スルーシリコンビア(tsv)を使用してチップを垂直にスタックする3 d icパッケージは、相互接続長を90% (2 dの10mmから3 dの1mmに)短縮し、信号遅延を50% (5nsから2.5nsに)削減し、消費電力を40%削減します。これは5 gベースバンドプロセッサのような高周波チップにとって重要です。

例えば、プロセッサ、メモリ、無線チップを一体化したsipは、従来のパッケージではディスクリート・チップが20mm×25mmであったのに対し、10mm×15mmである。wlpは、個別のケーシングを必要とせず、ウェーハ上に直接チップをパッケージ化するため、sipと比較してさらに20 ~ 30%の小型化が可能で、非常にスペースに制約のあるウェアラブル機器やiot機器に最適です。

鍵技術突破口

相互接続設計、材料科学、製造における最近の革新により、高度なパッケージングの能力が拡張され、熱管理、信号完全性、および拡張性における過去の限界に対応しました。

1. シリコン貫通ビア(tsv)とマイクロバンプ技術

TSVs-tiny垂直ホール(5-50μm直径)通っシリコンウエハー対応正義感にあふれcopper-have密度3 dスタックできるように進化している右傾化への细かさTSVs(5 ~ 10μm、直径2018年には50 mμmで)増え、垂直相互接続8xで濃度を1万+ 1平方当りTSVsミリ。これにより、nvidiaのh100 gpuのように、8個以上のメモリチップ(例えばhbm3)を論理チップに重ね合わせることができます。

プレゼン補完TSVs、micro-bumps(10 ~ 20μm vsヨハン50 mμm伝統はんだにでこぼこ)スタックチップ間のギャップを縮める< 5μmの熱伝導率を改善し、35%(100からW / m・Kに135 W / m・K)。再分配レイヤ)に使って,台湾TSMCのCoWoS-R (CoWoS 15μm-pitch HBM3を結びつけるmicro-bumpsのこと論理チップを1.4 TB / s-3x帯域幅を実现した2D-packaged HBM2。

2. 再分配層(rdl)最適化

チップと基板間で信号を再ルーティングする薄い銅層であるrdlは、より高い周波数に対応するために材料と設計のアップグレードを経ています。低k誘電体を持つ銅製rdlsの採用(例えば、従来のsioのsiでは、sicoh、k=2.5 vs. k=4.0)により、100 ghzで信号損失が40%低減され、6 gチップの高度なパッケージングが可能になります。さらに、マルチレイヤrdl(2020年時点では2 ~ 4層)はルーティングの柔軟性を高め、異種チップ(logic + rf +センサなど)を単一パッケージに統合することができます。

ase technologyのfan-outウェハレベルパッケージ(fowlp)は、6層銅製rdlを使用して5 g rfチップ、パワーマネージメントic (pmic)、およびメモリを集積し、4層rdl設計と比較してパッケージサイズを25%削減します。

3. 熱管理革新

高密度集積は大きな熱を発生させ、熱界面材料(tims)と組み込み冷却の進歩を促進します。グラタン強化tim(熱伝導率500-800 w /m・k、従来のサーマルグリースは100-200 w /m・k)はスタックチップ間の熱抵抗を50%低減し、電力密度100 w / cm2の3 d icの接合部温度を100°c以下に保つ。

aiチップなどの極端な熱負荷の場合、パッケージ基板に埋め込まれたマイクロチャネルがチップの直下で冷却材を循環させ、パッシブヒートシンクの3倍以上の200 w /cm²の熱を除去する。インテルのadvanced matrix extensions (amx)チップは、この技術を使用して、150 wの熱を発生させるaiトレーニングワークロード中に安定したパフォーマンスを維持します。

破壊アプリケーション

高度なパッケージングは、チップ密度と速度が最重要視されるハイパフォーマンスコンピューティング(hpc)、ai、モバイルデバイス、車載エレクトロニクスなどの業界で重要な役割を果たしています。

1. aiとハイパフォーマンスコンピューティング(hpc)

aiチップは、高帯域幅のメモリアクセスのためにhbmとロジックダイを統合する高度なパッケージングに依存しています。nvidiaのh100 gpuはcowosパッケージを使用して8つのhbm3スタック(各33.5 gb)を7nmロジックダイに接続し、335 tflopsのfp8 ai性能を実現します。amdのmi300x gpuは、3 d icパッケージを使用してロジックダイ上に6個のメモリダイをスタックし、5.3 tb /sのメモリ帯域幅を達成します。

hpcでは、ibmのpower10プロセッサが3 d icパッケージを使用して2つの7nmロジックダイをスタックし、コア数を2倍(128コア対64コア)にしながら消費電力を30%削減します(150 w対215 w)。これにより、summitのようなスーパーコンピュータは、より少ない物理チップでエクサスケールのワークロードを処理することができます。

2. モバイル機器

スマートフォンやウェアラブルは、性能と小型化のバランスをとるためにsipとwlpを使用します。アップルのiphone 15 proは、a17 proチップ、5 gモデム、pmic、wi-fi 6 eチップを12mm×18mmのパッケージに統合したsipを使用しており、iphone 14の個別チップより30%小さい。これにより、携帯電話の内部部品の体積が15%減少し、バッテリ容量を維持しながら(7.89mmに対して7.85mm)より薄型な設計が可能になります。

apple watch ultra 2のようなウェアラブル機器の場合、wlpはs9 sip(プロセッサ+センサーハブ)を8mm×10mmのフォームファクタでパッケージ化しています。これにより、サイズを大きくすることなく、より大きなバッテリ(302 mahから308 mah)を搭載することができます。

3. カーエレクトロニクスコーナーを

adas(先進運転支援システム)および自動運転車(av)チップは、高度なパッケージングを使用して複数のセンサおよびプロセッサを統合します。テスラのhw 4.0自動運転チップはcowosパッケージを使用して2つの7nm aiアクセラレータ、cpu、およびレーダー信号プロセッサを1つのパッケージに接続し、hw 3.0と比較してチップセットが占めるpcb面積を40%削減した。これにより、車両のフロントコンソールに追加のセンサー(lidarなど)のためのスペースが解放されます。

電気自動車(ev)では、バッテリーマネジメントシステム(bms)チップ用のsipパッケージにマイクロコントローラ(mcu)、アナログ-デジタルコンバータ(adc)、および温度センサが内蔵されており、bmsモジュールのサイズを25%削減し、信号応答時間を30%改善します(リアルタイムのバッテリセル監視に不可欠)。

既存の挑戦

急速に採用されているにもかかわらず、高度なパッケージングは、コスト重視の大量生産アプリケーションにおける広範な普及に対する障壁に直面しています。

1. 高い生産費

高度なパッケージングは、従来のパッケージングよりも大幅に高価です:cowosパッケージングは、qfpの5 ~ 8倍のコストがかかります(ハイエンドのqfpでは30 ~ 50対1ユニットあたり200 ~ 300)。この高コストは、複雑なプロセス(例えば、tsv掘削、多層rdd)と低歩留まりに起因します。tsmcのcowos歩留まりは2023年にはqfpの95%に対して約75%でした。スケーリング(例えば、2025年までにcowosの容量を120万ウェハー/年に拡大するtsmcの計画)により、2026年までにコストが30%削減されると予想されていますが、低コストのiotデバイス(例えば、包装コストが5未満でなければならないスマートサーモスタット)では、高度なパッケージングは依然として現実的ではありません。

2. 歩留まりと信頼性のリスク

tsvを使用した3 d icパッケージでは、ビア欠陥(オープン回路、銅ボイドなど)による歩留まり損失が発生します。8個のチップのスタックに1個の欠陥tsvがあると、パッケージ全体が役に立たなくなり、8層スタックで10 ~ 15%の収率低下につながります。さらに、サーマルサイクル(自動車用アプリケーションでは-40°cから125°cまでの温度変化)によってスタックチップ間にストレスが発生し、1,000回以上のサイクル後に相互接続不良(マイクロバンプクラッキングなど)が発生します。これは、従来の2 dパッケージ(2,000回以上)の寿命の半分に相当します。

3. 設計の複雑さとツールのギャップ

高度なパッケージを設計するには、多分野にわたる専門知識(半導体物理学、熱工学、シグナルインテグリティ)と、多くの場合高価で限られた専用ツールが必要です。先進パッケージング向けの現在の電子設計自動化(eda)ツールでは、マルチチップスタックにおける3 d熱分布および信号クロストークをシミュレートするのが困難であり、過剰設計(不要な冷却部品の追加など)につながり、コストが15 ~ 20%増加します。さらに、高度なパッケージには標準化されたテスト方法がなく、各メーカー(tsmc、ase、intel)が独自のテストプロトコルを使用しているため、マルチベンダーサプライチェーンの認定が複雑になっています。

データ検証

技術的優位性:tsmc cowos-rデータシート(2024);nvidia h100 gpu技術仕様(2023);2017年、株式会社エー・エー・エスを設立。

breakthrough: ase technology fowlp rdl performance report (2024);intel embedded microchannel cooling test data (2023);^ ieee transactions on components, packaging and manufacturing technology (vol . 13, 2024) on tsv density.(英語)

アプリケーション:apple iphone 15 pro ifixitによる分解分析(2023);tesla hw 4.0チップセット仕様(2024);ibm power10プロセッサホワイトペーパー(2023年)

課題:tsmc cowosの歩留まりとコストデータ(2024年);semiのglobal semiconductor packaging trends 2024;cadence design systemsによるedaツールのコスト分析(2024)。